长电科技吴伯平：3D异质集成驱动先进封装迈向系统级架构创新

来源：长电| 发布日期：2026-05-29 10:41:18 浏览量：

5月27日，在第十届集微大会“先进封装与测试技术创新峰会”上，长电科技副总裁、技术服务事业部总经理吴伯平发表了题为《异质集成与协同设计》的主题演讲。他指出，随着人工智能、高性能计算及6G通信的爆发式增长，芯片性能提升的逻辑正从传统的制程微缩转向封装驱动。Chiplet（芯粒）、垂直堆叠及异质异构集成已成为突破算力瓶颈、实现系统级性能跃迁的关键路径。

打破数据壁垒，构建异质集成协同生态
异质集成的本质，已从单一的技术竞争演变为设计协同生态的竞争。在3D系统时代，一个封装体可能集成来自不同晶圆厂（Fab）、不同制程节点及不同功能类型的芯粒，这给多源工艺与设计数据的统一适配带来了巨大挑战。吴伯平强调，打通跨Fab、跨节点、跨工具链的数据壁垒是产业链协同的核心。

为此，长电科技提出了明确的“三步走”实践路径：首先，建立统一的数据中间层，对不同来源的设计规则、版图数据和工艺文件进行归一化治理；其次，推动PDK（工艺设计套件）在各类EDA工具链中的跨平台适配与互操作，确保关键验证环节的互通；最后，在DTCO（设计工艺协同优化）与STCO（系统工艺协同优化）框架下，形成涵盖设计、仿真、验证与优化的闭环流程，全面兼顾性能、信号与电源完整性、热应力及可靠性等多重指标。

跨尺度仿真与AI赋能，实现可靠性设计“左移”
随着3D异构集成的深入，先进封装面临着热场、电场、力场等多物理场耦合的复杂物理边界。为应对从原子级缺陷到系统级协同的跨尺度建模难题，长电科技构建了跨尺度的协同仿真与耦合分析体系。在全局尺度，通过快速等效模型评估晶圆翘曲与应力变形，指导版图布局；在微观及亚微米尺度，针对重布线层、凸点及硅通孔（TSV）等关键结构建立精细物理模型，精准捕捉应力集中与裂纹风险。

依托热感知的空间优化工具链，长电科技能够在设计早期预判制造与可靠性风险，成功实现可靠性设计的“左移前置”。同时，公司正积极与国内外主流EDA厂商合作，探索“封装+仿真+AI”一体化智能设计平台，旨在让AI成为工程师优化复杂系统设计的“副驾驶”。

前瞻布局SoW，重塑半导体封装边界

面向未来，吴伯平还分享了对晶圆级系统（SoW）的前瞻性展望。SoW有望在整片晶圆上实现多功能单元的高密度集成，通过更短的互连距离、更高的带宽与更低的延迟，为AI大模型训练及科学计算提供全新的技术路径。长电科技将持续深耕“设计-仿真-工艺-验证”全链条技术服务平台，携手产业链上下游伙伴共建异质集成生态，为高性能计算与智能应用提供坚实的架构支撑。

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