破解冯诺依曼瓶颈，存内计算为 MCU 边缘 AI 开辟能效新路径

边缘 AI 已经进入规模化落地周期，搭载嵌入式 NPU 的微控制器成为工业检测、智能传感、关键词识别、预测维护等场景的主流硬件载体。但传统架构下，推理过程持续的数据搬移开销，成为限制边缘端 AI 能效向上突破的核心障碍。存内计算（IMC）凭借 “存算一体” 特性，成为下一代嵌入式神经处理的重要技术方向。

传统 NPU 架构，面临能效天花板

早期边缘 AI 方案依托 Cortex‑M 内核，依靠量化、算子优化、内存排布来适配轻量化网络，受 CPU 架构限制，能效仅约 0.1 TOPS/W，很难承载复杂模型。 行业主流方案升级为 MCU 内置专用 NPU，意法半导体 Neural‑ART 是代表性嵌入式神经加速器，采用非阻塞数据流交换架构，支持与主机解耦执行，算力可在 GOPS 至 TOPS 区间灵活扩展，支持多模型分时调度、电压频率动态调节，显著提升 MCU 端 AI 推理能力。 即便如此，传统 NPU 依然没有脱离存储与计算分离的框架。基于现有 40nm~16nm FDSOI、FinFET 工艺，常规 NPU 预期指标仅 1–5 TOPS/W。而市场远期需求要求能效达到 50–200 TOPS/W。单纯增加计算单元、拓宽互联总线，会带来芯片面积、功耗同步上涨，难以满足微型边缘设备的严苛约束。

两条存内计算路线：DIMC 与模拟 IMC

存内计算的核心变革，是把乘加运算迁移至存储阵列内部，仅输出最终计算结果，规避频繁读写带来的带宽与能耗损失，分为数字、模拟两大技术路线。 数字存内计算 DIMC 以 SRAM 阵列为载体，在存储单元旁集成 MAC 运算单元，权重与张量就近存储。编译器负责网络算子拆分、NPU 与 IMC 之间的任务调度。DIMC 通用性强，可支持 CNN、Transformer、RNN 等多种网络，适合时序分析、视觉识别等多样化任务；短板是仍存在一定数据交互开销，计算密度有限。

模拟存内计算将神经网络权重映射为存储单元电导或电荷状态，依托欧姆定律、基尔霍夫定律原位完成矩阵向量乘，闪存、PCM、FRAM 等非易失存储都可作为载体。阵列本身即是计算单元，能耗可降低数个数量级，能效优势突出。但模拟电路天然存在噪声、温度漂移问题，需要额外补偿机制，阵列块大小也会影响硬件利用率。 两条路线具备互补性，厂商可根据场景灵活选型，兼顾通用性、能效与面积效率。

IMC 与工艺深度绑定，支撑下一代边缘 MCU

存内计算不是独立 IP，其性能高度依赖存储阵列结构、存储介质、版图布线与制造工艺。编译器需要完成模型映射、资源调度，软硬件协同要求极高。 意法 Neural‑ART 架构在设计之初，就预留了面向 IMC 演进的扩展能力，为后续几代边缘 AI 微控制器集成存算一体模块提供架构基础。

面向长期发展，嵌入式 NPU 是当下边缘 AI 的主力底座，但想要实现量级式能效跃升，必须引入存内计算。数字 IMC、模拟 IMC 是并行的可行技术路线，最高有望将边缘 AI 能效提升百倍。未来 MCU 厂商，需要同时掌握 NPU 架构设计与先进工艺能力，才能释放存算一体技术的全部潜力，支撑海量低功耗智能终端的 AI 算力需求。